| 出版日期：2002-03-04 总期号：1097 本年期号：14 |
|
 |
集成电路的命运
从1958年问世至今，集成电路一直按照摩尔定律指引的方向顺利前进，集成度更高、容量更大、速度更快是半导体工程师不懈追求的目标。然而，现在专家们却发现，集成电路的发展正受到越来越多的困扰，他们不得不为“集成电路还能继续做得更小吗”、“低功耗CMOS电路技术是否已经走到尽头”、“模拟电路还有没有前途”等难题寻找答案。 集成电路技术的前景如何、集成电路企业的发展方向在哪里等问题，不仅是处理器领域的关键问题，也是整个IT业界关注的焦点，而在2月4日～6日举行的国际固态电路会议（ISSCC），正好为集成电路设计工程师和芯片专家们提供了难得的交流机会。在旧金山举行的国际固态电路会议是每年全球固态电路和片上系统领域最重要的聚会。 芯片还能缩小吗？ 此次国际固态电路会议上，很多专家都在思考一个令人苦恼的问题：集成电路还能继续做得更小吗？ 一些专家认为，集成电路的未来大有希望，能够实现更高的集成度、更大的容量及更快的速度。会上发布的许多论文和展示的新产品都证实了这一点。Sun公司在会上展示了采用0.13微米CMOS的1.1GHz Sparc处理器，其晶体管数目多达8750万个；富士通介绍的533MHz的媒体处理器（Media Processor），则使用了1.04亿个采用0.11微米CMOS工艺的晶体管。同时，很多论文也显示,存储器技术也在迅速发展。 但另一些专家却认为，这种乐观的表象背后却隐藏着不少难以解决的问题。一方面，许多先进的数字芯片仍沿用较保守的工艺。显然，设计人员在设计理想的逻辑设备方面的想象力还存在着局限。正如德州仪器公司技术副总裁Dennis Buss演讲标题戏称的那样，越来越低的工作电压正逐渐把开关晶体管及用其制成的触发器和寄存器等变成根本不理想的器件。 另一方面，如果芯片尺寸继续缩小，沟道将随之变短，介质层将变薄，金属线将变成又高又细的薄壁，就会一下子出现许多问题。其中，最先出现的一个问题就是晶体管的电流泄漏效应。这种效应主要来自两方面：随着阈电压变低，晶体管的截止电流随之增加——电流根本无法完全断开；随着介质层变薄，电流泄漏也将随之增加，结果导致开关晶体管截止状态时仍有电流，这对拥有数亿个晶体管的处理器来说损失的能量是相当惊人的。据测试，就给定的沟道长度而言，采用0.09微米工艺、工作电压为1.2伏的集成电路的电流损耗比0.12微米、2.5伏的电路高出近两个数量级。此外，用来提高制造产量的传统掺杂剂也会使能量损耗变得更严重。 
令人安慰的是，会上发表的许多论文阐述了利用大胆的技术，控制泄漏电流的低电压、低功耗设计。在英特尔发表的众多论文中，多条电源线及利用体偏压消除泄漏电流就是其中颇受欢迎的技术。 低功耗CMOS真会终结？ 在此次国际固态电路会议开幕之前，专家们就已在认真考虑“缩小CMOS尺寸给低功耗集成电路带来的影响”，结果他们认为情况不妙。德仪技术副总裁Buss甚至宣称：“低功耗CMOS已走到尽头！” 很多专家认为，现在，依靠缩小CMOS晶体管尺寸、降低工作电压，以便提高封装密度、提高时钟频率的技术，显然已日渐落伍。一直以来，低功耗CMOS尺寸缩小被认为是影响模拟电路性能的重要不利因素，连数字技术专家也承认，较低的电压会导致泄漏电流和驱动电流增加，从而使便携系统的大尺寸芯片变成噪声和功耗都很大的器件。专家们认为，若没有新材料或专门的电路技术，CMOS电路尺寸缩小的优势将日趋微弱。 加州大学伯克利分校的Asad Abidi教授坚称：“就动态范围而言，低电压设备尺寸缩小根本不适用。”他表示，为了保证射频（RF）放大器、滤波器、混合器和振荡器的声音控制而设计的电路性能，取决于在长沟道、厚氧化物的设备方面性能最佳的电路技术。Abidi认为，目前射频放大器等在2.5伏或更高电压下工作最佳。同时，未来的便携RF设备很可能采用模拟和数字混合架构，即一部分采用低电压CMOS，另一部分采用长沟道器件。 Abidi说，备受追捧的接收器架构如直接转换零插拔架构几乎解决不了低电压电源在RF频率下的低频噪声，也不符合GPS的规范。Abidi指出，更好的接收器架构就是双级间接台前转换器（Dual-Stage Indirect Downstage Converter），但这种方案更多地依赖于需要电源电压高于1.8伏的传统滤波器架构。 然而，其他一些专门研究低电压对数字电路影响的演讲者却称这种影响不会太严重。英特尔公司研究员Shekhar Borkar就展示了公司为节省大尺寸Pentium类处理器的功耗而获得的进展。他表示，多电压线和使用体偏压这两项技术可以大幅降低芯片的泄漏电流。据Shekhar Borkar介绍，英特尔公司已经将体偏压技术用到处理器核心元件中，从而使算术逻辑单元和32位整数执行单元的速度分别达到6.5GHz和5GHz。 主管伯克利无线电研究中心的加州大学教授Bob Brodersen指出，就每毫瓦功率完成的每秒百万次操作（MOPS）而言，采用大量并行计算的专用功能架构效率最高。Brodersen的论文是基于对过去20年在国际固态电路会议上介绍的处理器所作的研究。据他介绍，时钟频率很高的软件密集型通用处理器每毫瓦完成的MOPS次数最少，而采用并行数学运算的数字信号处理器（DSP）的电流和电压使用效率更高。因此，Brodersen下结论认为，软件密集型无线电设备是很糟糕的想法。 摩尔定律适用于模拟电路吗？ 在此次会议上，技术专家们就摩尔定律对模拟电路发展前景的影响进行了激烈的辩论。 辩论的一方是以ADI公司高级线性工艺主管Lew Counts和Maxim集成产品公司信号处理主管Ted Tewksbury为首的模拟技术专家。他们宣称，摩尔定律对高性能模拟电路只有害处，没有益处。他们认为，如果晶体管尺寸继续缩小，动态范围就会受到影响，噪声随之增加。因此，设计人员倒不如不理CMOS尺寸缩小的趋势，就仿佛没有摩尔定律，而利用绝缘体上硅（SOI）或互补双极型电路等专门工艺来研制所需器件。 辩论的另一方则是数字技术专家，其典型代表是飞利浦混合信号电路研究实验室的首席科学家Maarten Vertregt和日立公司首席设计师Masao Hotta。他们认为，数字革命为集成电路的发展带来了巨大好处：它几乎可以使芯片中集成的晶体管数量达到无限多。他们认为，通过把模拟功能重新做到数字CMOS里面，就能研制出集成度和速度高得惊人的单芯片无线电设备和模数转换器。 他们希望，也许芯片生产商应该相信美国半导体行业协会的预测：到2013年，集成电路的制造水平将达到0.01微米，而要实现这么微小的尺寸，必须致力于遵循摩尔定律的数字电路。 IBM微电子公司的IC设计部经理Kerry Bernstein和斯坦福大学电子工程部门主任Bruce Wooley等技术专家则坚持中间立场。Wooley认为，经济因素将决定哪种结构和信号处理技术适用于模拟功能。他说：“这方面投资商说了算。” 在整个国际固态电路会议过程中还有一种变化需要关注，即一边是技术专家纷纷发表报告论述集成电路的最新技术改进，而另一边，许多工程师却似乎更加关注技术进步能否投入商业化使用。由于去年全球集成电路行业的销售额比2000年下降了20%，因此不少专家认为，评估大会报告的标准不应该仅看重其展示的技术本身，还应该着重考虑新技术进入市场的速度及其对市场的影响。在几场比较重要的报告会上，展示新技术的公司也都不约而同地提到了其产品商业化的时间。 尽管3天的时间不长，而且还有众多的意见不一，但国际固态电路会议对集成电路发展的影响却不可小觑。尽管分成几派的技术专家互不承认对方的技术观点，甚至会场上还时常出现发言者争抢话筒发言的场面，ADI公司的著名芯片设计师Barry Gilbert说：“这是国际固态电路会议的传统。”但谁也不能怀疑，正是在这种争论中才有助于真知灼见的产生，集成电路的未来方向就在其中。 关于集成电路的对话 在此次国际固态电路会议开幕前几天，集成电路领域的知名人士、Sun 公司Ultrasparc IV首席设计师David Greenhill和IBM公司负责高级CMOS的经理Jeffrey Welser接受媒体采访，共同探讨了集成电路设计及新材料等问题。以下摘录部分谈话内容。 问：目前，寻求更高性能的芯片设计似乎正朝着不同的方向发展。请介绍一下贵公司的情况。 Welser：IBM正不遗余力地充分地利用现有工艺和材料，以获得更高性能的芯片。目前，我们还致力于利用绝缘体上硅（SOI）制造用于高端服务器的微处理器。除了提高性能外，由于电容较小，SOI还能降低功耗。 问：目前半导体新材料足够多吗？ Welser：我希望如此，但答案显然是否定的。我们准备把器件的栅厚度缩小到不足10埃（1微米=104埃），但这个厚度下电流的泄漏很高，所以我们一直在整个行业内努力寻找新材料，希望用介电常数较高的材料制造出更薄的薄膜。 问：您是否在从事这方面的开拓性研究？ Welser：是的。其实，拉长硅（Strained Silicon）是本人的研究课题。一开始，我们并未考虑把拉长硅运用到高端电子产品中，因为当时芯片尺寸缩小的效果相当明显，而现在越来越多的理由显示，为了提高芯片性能，在拉长硅研究中投入精力是值得的。 问：传统CMOS工艺将很快被放弃吗？ Greenhill：显然，CMOS在氧化物厚度等许多方面遇到了根本性限制，所以仅缩小CMOS尺寸的做法是不可取的。目前，CMOS正处于发展的紧要关头，我们将尝试控制泄漏电流、降低电压及添加拉长层等，以便同样的CMOS能获取更高的性能。但我认为，CMOS并没有走到尽头。 问：David，您认为，仅仅因为成本不合理，Sun就会宣布放弃寻求更高性能吗？ Greenhill：我不这么认为。我认为，不久人们看待芯片性能的标准就会改变。就目前的性能标准来说，有人预言，随着微处理器性能的不断提高，其功耗将增加到1000瓦，但我认为不会出现这种情况，因为只有在处理器每瓦性能较低时才会出现这种情况。我真正关心的是，可以把多少个处理器塞入一个系统或服务器空间。 问：就精密模拟电路、外部噪声、更好特性和高工作频率而言，会不会出现来自应用方面的更大压力？ Welser：从工艺方面来说，就连模拟CMOS也会出现令人比较关注的进步。我们眼下考虑把模拟晶体管集成到SOI上。SOI晶体管本身的截止频率远远高于200GHz，所以它显然具有良好的射频功能，但你要确保不仅有很高的截止频率，还要确保噪声范围合理。这正是我们努力开发的方向，但如果想将模拟与数字电路集成在一起，显然SOI工艺方面还有大量工作要去做。 问：Sun在这方面有同样的动作吗？ Greenhill：环顾整个行业，显然存在把模拟部件集成在数字芯片以实现射频功能的机会。正如Jeffrey所言，这意味着要有先进的工艺加以支持。就设计工作而言，本人更倾向于尽量少用模拟技术，尽量多用数字技术。 |
||||||||||||||||||||
